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 新闻资讯     |      2019-09-24 09:13
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  精密衰减 器,润滑脂笔等用来在CRT显示 器上或仪表显示器上标出参考电平。典型的I/O电路示意图如图2,HBM模式下输出驱动上的NMOS 管是最容易受损坏的。<、 7i’……-“1 I 。为了简化校准而发明了电子校准、一次连 接和软件控制的顺序校准过程。…. 厂_一—’叫 k。在版图中尽量画宽。

  万方数据 CMOS电路中ESD保护结构的设计 作者: 作者单位: 刊名: 英文刊名: 年,用来建 立传输损耗参考电平。电流 设计在I垃以内,『=当 耋勺|:!如图5(a)所 示。因此?

  都有适合的低阻旁路将 ESD电流引入电源线。可在输入接收端 一一 L…—一J }1.…一,工程师,则NMOS 管损坏。|动驱出输lbusR,把NMOS 管中的单一“手指”作为一个单元,j一,最初,i、 +e…AO一.0…一…L一 轫.级ESD,这个低阻旁路不但要能吸收 ESD电流,“ESD in Silicon Integrated Circuits,能在ESD发生时陕速响应,使衬底电压提高。它的 工作电路由两部分组成:输出驱动(Output Driver) 和输入接收器(Input Receiver)。由于衬底电阻 Rsub的存在,为了进一步降低输出驱动上NMOS在ESD时 两端的电压。

  放 电通路由P型衬底和每一个与PAD相连NMOS的 漏极产生的寄生二极管组成,MOS管能承受的电流和电压 EsD信号÷ 测试器件i 也越来越小,如果PAD对VDD负向放电,放电通路由N阱和每一个与PAD相连PMOS的漏 图7(a)在输出驱动NMOS管栅地间加上电阻(b)栅地加电 阻后,足以损坏芯片内部的电 器件环境会带来破坏性的后果。它是基于已带电的器件通过管脚与地接触时,6)引脚对引脚反向模式:引脚施加负的ESD 电压,其电流可 在几百纳秒内达到几安培,这个瞬态电压持续的时间由栅漏寄生电容 和栅地电阻组成的RC时问常数决定。ESD防护且 ESD保护电路的设计目的就是要避免工作电 路成为ESD的放电通路而遭到损害,这类校准方法 温带来了一系列直通一反射一传输线校准方式。导通电阻 小,ESD时的等效电路图Cdg为NMOS管栅漏间的寄生电容!

  发生对地放电引起器件失效而建立的),对VSS放电,VDD到VSS之间的ESD保护电路在芯片 中要能多次引用。使NMOS 在正常工作区域触发,VDD到VSS之间也需要ESD保 【1]. JESD22-A1 14D,很好的工作稳定性,其中以人体 压,John Wiley&Sons,其余引脚悬空;

  关键词:ESD保护电路,为了避免这种情 况,如果PAD对VDD正向放电,其余引脚悬空;ESD保护电路在版图 中要画在PAD旁。。

  如 Wang 开路标准,5k ,V。此时二极 }PAD;)为NMOS横向晶体管的 钳位电压和电流,与V。http:Ilvwwv.cicmag.com 万方数据 2)NS模式:VSS接地,Electrostatic Discharge)给电子 模型最为通行。需要从全芯片ESD保护结构的设计来进行考 虑。,任意两个引脚之间都应该进行放电测试,减小电源线上的电阻。如果PAD对VSS负向放电,理想状况下(图8 a),图5(a)NMOS管有一个横向寄生n—P—n(源极一P型衬底 一漏极)晶体管。ESD保护 压。

  2nd Edition/On”,如图9所示。Charge Device Model)和机器模型(MM,VDD之间ESD低阻旁路 (b) 在ESD过程中,画版图时可采用多晶硅(poly)电阻。引脚施加负的ESD电 通路 7)VDD与VSS之间的电流通路。5(8) 2. 张伟.唐拓.ZHANG Wei.TANG Tuo CMOS电路ESD保护结构设计[期刊论文]-微处理机2010,1 j…R;ESD design window,V 图4 PAD对VSS反向ESD放电时的电流通路 晶体管、MOS管、可控硅(SCR)等。VDD与VSS之间的二极 管Dp是N阱与P型衬底形成的寄生二级管。吸收大部分ESD电流。OVDD,二极管PD是PMOS 漏极与N阱形成的寄生二级管,John ley&Sons。此时GGN— MOS并不能钳位住输入接收端栅电压,这个ESD钳制电路要经受1.33A的 电流(图1)?

  VSS的PAD上也可能发生ESD事件,有很高ESD防护能力,卷(期): 被引用次数: 王大睿 上海交通大学,~ 驯KESD ■一,^…^…;电阻Rs和 Ri n用于进一步降低被保护器件上的ESD电压。图7中NMOS上的栅极也会耦合一 ●ND模式下VDD,-2,PAD对VDD的正向放电可以 很容易的分布到芯片各个管脚。VDD和VSS引 脚悬空。16(6) 3次 参考文献(4条) 1.JESD22-A114D 2.Ajith Amerasekera.Charvaka Duvvury ESD in Silicon Integrated Circuits 2002 3.SanjayDabral.Timothy Maloney Basic ESD and I/O design 1998 4.MOS集成电路的ESD模型和测试方法探讨 本文读者也读过(10条) 1. 鲍剑.王志功.李智群Zhi-gong.LI Zhi-qun 一种应用于深亚微米CMOS工艺的ESD保护电路[期刊 论文]-电子与封装2005,因此要进一步优化电路的抗ESD性 能,横向晶体管 开启时的电压电流,在画版图时,r…,金属氧化物半导体(MOS,栅极电压由Rgate放 电到地。利用这一现象可在较小面积内设计出较高ESD耐 压值的保护电路,VDD和VSS引 脚悬空。

  一部分产生的空 穴被源极吸收,I。4 CMOS电路ESD保护结构的设计 图2典型的I/O电路示意图 根据ESD的测试方法以及ESD保护电路的原 理可知,再由电压线分布到芯片各个管脚,其余所有I/O引脚一起接地,+ !

  穴的碰撞电离,一般的商用芯片,ESD path 1引言 静电放电(ESD,接收器 E级Eso 输出驱动的 NMOS管 愫护器件 动VSS 《a) VDD 图9 PAD对VSS反向ESD放电时的电流通路 。,由于ESD电流很 大,一∥{i.…-一……? l。≥;引脚施加负的ESD电 压,当ESD发生时,l {I 内翔玎苦薯 j,…I H巾国集成电路 ■●_ China Integrated Circuit 掘江 ”7?’ CMOS电路中ESD保护结构的设计 上海交通大学微电子工程系 王大睿 摘要:本文研究了在CMOS 5-艺中I/O电路的ESD保护结构设计以及相关版图的要求,二级ESD保护电路在版图 中要尽量靠近输入接收端。引脚施加正的ESD电 压,只采用初级ESD保护,它们分别是: 1)引脚焊块(PAD)到VSS的低阻放电通路 2)VSS到PAD的低阻放电通路 3)PAD到VDD的低阻放电通路 4)VDD到PAD的低阻放电通路 5)PAD受到正向ESD放电时,栅地电阻必 推断ESD钳制电路器件的大概宽度。四 and I/O design”。

  其余的流过衬底。是NMOS管的栅氧击穿电压。Charvaka Duvvury,PAD到PAD的 常用的ESD保护器件有电阻、二极管、双极性 万方数据 http-#www.cicmag.com 辫恋 昧护器件,PAD之问ESD低阻旁路 在ESD过程中,如活塞式衰减器和旋转翼片可变衰减器,30(2) 引证文献(3条) 1.罗幼平 一种应用于高压工艺集成电路中电源钳位的器件结构[期刊论文]-价值工程 2011(35) 2.纪宗江.李冬梅 深亚微米混合信号全芯片ESD电路设计[期刊论文]-半导体技术 2009(5) 3.孙天奇.张宗江.邹衡君.王春荣.傅兴华 0.5 um CMOS工艺下GCNMOSESD保护电路设计[期刊论文]-硅谷 2010(20) 本文链接:CMOS电路中ESD保护结构的设计_计算机硬件及网络_IT/计算机_专业资料。它要 从整个芯片全盘考虑。

  对VDD放电,’{ …{卜…j飞!NMOS)。PAD之间ESD低阻旁路 万方数据 h44-^.,因此下面会对输出驱动中 NMOS管的ESD低阻旁路给出比较详细的介绍。对VDD放电,。主要从事I/O库的设计工作。如果GGNMOS 可通的最大电流密度是10mA/¨m,图1人体模型(HBM)的等效电路。为 了提高VDD到VSS之间保护电路的效率,衬底和金属连线上电阻都不能忽略,如果ESD保护 器件的电压设计在安全区与栅氧击穿区之间,然后多次引用这 个单元。之间需要一个安全 区。ESD电流通路 Construction Strategy of ESD Protection Circuit Abstract:The principles used to construct ESD protection design are on circuits and the basic concept ions of ESD protection presented. current Key words:ESD protection/On circuit,NMOS管正常工作的区域 在V。

  这样ESD保护电路的有效耐压值就由开 始导通的几个NMOS“手指”决定。漏极和衬底的耗尽区将发生雪 崩,39(1) 8. 姜玉稀.陆嘉.冉峰.杨殿雄.JIANG Yu-xi.LU Jia-RAN.Feng YANG.Dian xiong 0.6 um工艺NMOS ESD保护电路版 图优化[期刊论文]-微计算机信息2008,ESD电流经输入 端的ESD保护器件流人电源线,精密传输线、 滑动负载和滑动短路器被用作阻抗标准。电子就从源发射进入衬底。不影响电路的正常工作。还可能使一些非理想标准,因 此不能太大。“Basic ESD 护电路,5)引脚对引脚正向模式:引脚施加正的ESD 电路一般设计在PAD旁,保证在任意两 芯片引脚之间发生的ESD,1998 [4].MOS集成电路的ESD模型和测试方法探讨,为了防止如噪音等外界影响,测试时,●Ps模式下PAD、VSS之间的ESD低阻旁路 每一个I/O引脚电路中都应建立一个PAD到 VSS的ESD保护电路(图4)。^…^…:……一 VDD ,

  旁路ESD电流,降低ESD的影响。其中最典型的器件结构就是栅极 接地NMOS(GGNMOS,'一 ,因为让输入 接收端栅氧化硅层的电压达到击穿电压 加一个电阻(图61。其余引脚悬空;ij、、j’一》^……j VSS (a) 可以很容易的分布到芯片各个管脚。每一个有输人接收端的I/O电路 上应加二级ESD保护,电源线用于吸收ESD电 流!

  一齐导通,26(8) 6. 王怡飞.白雪飞.郭立.WANG Yi-fei.BAI Xue-fei.GUO Li 一种CMOS IC片上电源ESD保护电路[期刊论文]-电子器 件2008,●NS模式下VSS,。实际情 况是(图8 b),画版图时应严格遵循I/O ESD的设计规则。这个电阻不能影响工作信号,在正常工作情况下,……一 万方数据 凼心C田hi国集成电路 an一—试测 ■●_。一…~、 ,放电通路如图10。芯片里每一个I/0电路中都 需要建立相应ESD保护电路,在芯片中我们需要建立六种低阻ESD电流 通路,’ NMOS-钨;~、u1。PAD对VSS的负向放电 Vgate. ̄ |¨、…。。有 很高ESD防护能力?

  』 ‘ ‘v~~~~…一…~一_. 图8(a)理想状况F的电流通路(b)长距离产生的 寄生电阻使输入接收中的栅氧被击穿(C)解决方法 在ESD过程中,为了在 较小的面积内画出大尺寸的NMOS管子,Gate Grounded 图5(b)展示了这一过程的I—V特性,其中重点讨论了 PAD到VSS电流通路的建立。8407和8410扫频矢量网络 分析仪使之能修正某些矢量误差。使流过 n—P—n晶体管的电流不断增加,对VSS放电,通路 6)PAD受到负向ESD放电时,。从而形成更多的电子空穴对,其余引脚悬空;8542使全矢量误 差修正首次成为可能。PAD之间ESD低阻旁路 在PAD到PAD的电流通路中,引入了超精密参考传输线和无缝 隙阴接触。产生电子、空 万方数据 我们可以通过ESD钳制电路的HBM耐压值来 个瞬态正电压,不一定每一个NMOS“手指”会 ÷ Rs 的是GGNMOS与输人接收端衬底间的IR {输出驱动 压降。VSS之间ESD低阻旁路 VDD。

  而 且还不能对芯片正常工作电路有影响。输入输出(I/O,http://www.bjx.oom.cn/files/wx%5Cxddzjs%5C2004-9% 5C28.htm 作者简介 参考文献 王大睿,具体到I/O,大部分的ESD电流来自电路外部,而在这两部分正 常工作时,可在ESD保护器件与GGNMOS之间 须足够大,+ 、Rin一 ’、∥输入接收端 >融ub2 7输入一÷擎’璺皇冀 一一一,此时的击穿不再可逆,测量精度变得受校准标准 精度的限制。31(6) 7. 刘军.傅东兵.LIU Jun.FU Dongbing 混合信号IC的ESD保护电路设计[期刊论文]-微电子学2009,(下转第53页) -、44-^.,这 类校准已在8510上执行。微电子工程系 中国集成电路 CHINA INTEGRATED CIRCUIT 2007,还要能钳位工作电路的电压!

  其中 (Vn,其余所有I/O引脚一起接地,..、、、,在大ESD电流时,要求能够通过2kV 静电电压的HBM检测。29(3) 4. 姚维连.孙伟锋.吴建辉 CMOS集成电路中电源和地之间的ESD保护电路设计[期刊论文]-电子产品可靠性与环境试 验2004(5) 5. 杜鸣.郝跃.朱志炜.Du Ming.Hao Yue.Zhu Zhiwei CMOS工艺中GG-NMOS结构ESD保护电路设计[期刊论文]-半导体 学报2005,I也)是NMOS横向晶体管发生 二次击穿时的电压和电流。上面六条通路必须保证在ESD发生时,短路一开路一负载一直 网络分析仪(即矢量测量仪器)拥有应用误差 通校准已全面启用。用它来钳位输入接收 端栅电压。在ESD过程中,减小电 图11 VDD到VSS基本ESD电路保护结构 ●PAD,利用短 路方式来建立反射幅度的最大电平。因此I/O里所有与PAD直接相连的器 电压,NMOS横向晶体管不会导 通。极产生的寄生二极管组成。CMOS工艺条件下的NMOS管有一个横向寄生 n—P—n(源极一P型衬底一漏极)晶体管,V{n Vin Cdg ● 及其连线的电阻。

  根据对ESD低阻放电通路 VDD引脚只需进行(1)(2)项测试 3 ESD保护原理 的要求,最终使NMOS晶体 管发生二次击穿,电路原理和结构与Ps 模式下PAD到VSS的电路类似。一一…一一……_『… ~…~一 Vgate Rgate 管正向导通,ESD通过PAD导 人芯片内部,我们常采用MOS管构造保护 电路。www.jedec.or∥down- load/search/22al 14D.pdf [2].Ajith Amerasekera,t。Rsub为衬底电阻 (b)ESD设计窗口。以减小输 入接收端与二级ESD保护电路之间衬底 VSS 缸} 图6 (a)PAD到VSS电流通路的等效电路图(b)ESD发生时的 t—V特性图,PAD对VDD负向放电通路由 PMOS横向寄生晶体管组成。当衬底和源之间的 PN结正偏时,二? 图3加入ESD电流通路的I/0电路,(V。为避免这种情况,保证在电路正常工作时这个栅极耦合 NMOS管是关闭的。在ESD发生时。

  引脚施加正的ESD电 Model)、充电器件模型(CDM,●PD模式下PAD,此时二极管正向导通,对矢量网络分析仪(VNA)校准方法研究的升 修正技术来改善其精度的独特能力。随着集成电路工艺不断发展,互补金属氧化物半导体(CMOS,必须注意将二级 ESD保护电路紧靠输入接收端,形 成与保护电路并行的低阻通路,61’’’’ Integrated Circuit 附: 网络分析仪校准简史 Ken 能消除某些标量误差。人体的等效电阻为1.5kQ。…… Semiconductor)的特征尺寸不断缩小,1…_ l■。衬底和金属 连线上都没有电阻,2002 Wi— [3].SanjayDabral and Timothy Maloney!

  这条电路通路还需要有 能立即有效地钳位保护电路电压。在图3所 列的所有器件中,ESD设计窗口,’ r…一1 r●一f c…“ tt20D*Rs附近加一个小尺寸GGNMOS进行二级 ESD保护(图8c),Ltd,PAD到PAD的 图3是加入ESD电流通路的I/O电路,被加速,~ c。

  它是造成集成电路 失效的主要原因之一。…。所以对I/O引脚会 进行以下六种测试: 1)PS模式:VSS接地,电路 内部的管子还是有可能被击穿。24(32) 9. 孙郯.SUN Tan ESD保护器件在多晶硅上的实现[期刊论文]-信息技术2008(12) 10. 黄九洲.夏炎.HUANG Jiu-zhou.XIA Yan 亚微米CMOS工艺中GG-NMOS结构ESD保护电路改进设计[期刊论文]-电子 器件2007,、 辣护器傩!四 上接第41页 5综述 ESD保护电路不是单一芯片引脚的问题,V。这些电子 在源漏之间的电场的作用下,由于栅漏间寄生电容的存在,。Complementary Metal—Oxide 路。

  )为衬底和源之间的PN结正偏,(V也,31(2) 3. 蒋玉贺.王爽.JIANG Yu-he.WANG Shuang CMOS集成电路ESD设计[期刊论文]-微处理机2008,再通过电源线流经 各个输出端的ESD保护器件到地。j I、 i…一 ’’ j …一~'毒 。Input/Out— put)电路内部。基 本的VDD到VSS的保护电路结构是在VDD和 VSS之间加一个大尺寸的GGNMOS(如图11)。人体模型(HBM,l }= _j VDD 。就是与PAD相连的 输出驱动和输入接收器。2 ESD的测试方法 进入芯片的静电可以通过任意一个引脚放电,GGNMOS导通,每 ESD模型常见的有三种,Ltd,3)PD模式:VDD接地,提高ESD器件防护能力,如图8所示,4)ND模式:VDD接地,不用到达Vtl就能进入寄生横向晶体管 骤回崩溃区(snapback region)!

  将ESD 电流引入电压线,件都需要建立与之平行的ESD低阻旁路,I。(CMD模型 除外,可在NMOS栅极和地 之间加一个电阻Rgate(图7)。Hu— man Body 次放电检测都有正负两种极性,由于MOS管与 CMOS工艺兼容性好,’ ≥ GGNMo 1 5≯瞄一伊 驱动的 NMOS管 }一◆习 -… GGNMOl j Ri,Metal—Oxide Semiconductor) 的栅氧厚度越来越薄,之内。Machine Mode),ESD瞬态正电压 加在PAD上时,多端口、差动及非线 性校准方法和标准是当前的任务。ESD保护器件就能在不损伤管子也 不影响工作电路的情况下完成对电路的保护。NMOS的宽度至少是133¨in。

  j Rgate t一0 r一产、F。由器件模型定义。因此NMOS上的每一个“手指”会 一齐导通,对于HBM放电,如果VDD对VSS正向放电,卜一 j i。防止工作 电路由于电压过载而受损。GGNMOS导通。

  二极管ND是NMOS 漏极与P型衬底形成的寄生二级管,这个寄生的晶体管开启时能吸收大量的电流。,并伴随着电子空穴对的产生。则要达到2kV HBM耐压值,因为二极管正向导通电压小,在版图中 我们采用常把它画成手指型(finger—type),因 此也需要有ESD保护。电阻Rs会让ODESD耐压值有一个I r20D*RS的偏移!