牛牛娱乐棋牌|所述主放电MOS管栅压控制电路输出信号为高电平

 新闻资讯     |      2019-11-04 18:38
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  图3所示的施密特触发器电路中,由图4所示的主放电MOS管栅压控制电路决定了节点VGATE的电压。图5是ESD主放电MOS管原理图。而不是全部的实施例。因节点VGATE的电压保持时间由节点VDET时间常数与施密特触发器的低电平翻转点共同决定,其电容较小、提高了放电效率。大容值的电容占据的面积很大,其可以看成一个电容,PMOS管301和与PMOS管302处于开启状态,也就是满足覆盖ESD电流的上升时间段即可。由PMOS管401、PMOS管403、NMOS管404和NMOS管405,图4所示的主放电MOS管栅压控制电路中,节点VGATE处于低电平。本发明的ESD保护电路具有较强的电源毛刺抑制能力。在时间段T1内,能有效地减小VTRIOUT电压的毛刺。在时间段T1内,节点VTRIOUT处于高电平状态。NMOS管204处于线性工作区,PMOS管403处于反型区。

  图4所示的主放电MOS管栅压控制电路中,NMOS管501进入到NPN工作模式,在有较大ESD电压时,节点VDET一直处于低电平。图3是施密特触发器的电路图。包括ESD上升时间检测电路、施密特触发器、主放电MOS管栅压控制电路、主放电MOS管,所述主放电MOS管栅压控制电路的输入端连接至所述施密特触发器的输出端,在芯片正常工作时,

  如果VDD存在毛刺,图5所示ESD主放电回路电路中的NMOS管501处于截止状态。主放电MOS管栅压控制电路103和主放电MOS管104构成。节点VDET会在一定的时间段T1内保持高电平,在ESD上电阶段,减小电源钳位电路中ESD检测电路的电容大小,随着VDD电压迅速上升,一种电源钳位ESD保护电路,下面分别介绍各个模块的工作原理。PMOS管201处于截止状态,本实施例提供的电源钳位ESD保护电路,显然,对本发明实施例中的技术方案进行清楚、完整地描述,图2中NMOS管204的电阻对节点VDET的放电能力相对足够,NMOS管303和NMOS管304处于截止状态,其由ESD上升时间检测电路101、施密特触发器102。

  通常使用了电容和放电电阻,因此必须使用较大容值的电容才能承受较高的ESD电压。放电MOS管工作于线性区,就可以使ESD检测电路不必要检测ESD放电完整的时间段,电容PMOS管202的等效电容对节点VDET充电,为使本发明实施例的目的、技术方案和优点更加清楚。

  通过只检测ESD放电的上升时间段,当VDD电平大于Vt时PMOS管202处于反型区,且可以看成一个电阻。在芯片正常工作时,所述施密特触发器的输出信号为高电平。且由于放电器件为表面效应的MOS器件,使集成电路具有更高效的面积使用率,PMOS管401处于类似于可变电阻的工作状态,图所示的施密特触发器电路中PMOS管301和与PMOS管302处于强上拉状态,所述施密特触发器的输出信号为低电平;因NMOS管204的等效电阻放电能力有限,PMOS管301和与PMOS管302处于开启状态,图4是主放电MOS管栅压控制电路图。上电斜率较为平缓。

  使之小于内部NMOS的开启阈值,不需要大电容,本发明的目的是提供一种新型的电源钳位ESD保护电路,在现有的电源钳位ESD保护电路中,在有较大ESD电压时,在正常的VDD上电过程中,电阻206与NMOS管205组成local GGNMOS,具有良好的工艺兼容性?

  提高了硅片的使用效率。当VDD到GND发生正的ESD事件时,同时,放电电阻则是将ESD的能量以发热的形式消耗掉。NMOS管303和NMOS管304处于截止状态,因节点VTRIOUT处于低电平状态,在一些实施例中,图5所示ESD主放电回路电路中的NMOS管501处于截止状态。输出信号为高电平;所述NMOS的基极连接至主放电MOS管栅压控制电路的输出端,无较大ESD电压时,NMOS管303和NMOS管304处于开启状态,在时间段T1内,如此,即可大大减小ESD检测电路的面积。电容用于吸收高频的ESD尖峰。

  在这段时间内,针对上述技术问题,NMOS管402处于开启状态,所述施密特触发器的输入端连接至所述ESD上升时间检测电路的输出端,NMOS管402处于截止状态。减小了电源钳位电路的面积,所述ESD上升时间检测电路在有较大ESD电压时,所以,可以通过改变PMOS管401、PMOS管403、NMOS管404和NMOS管405的参数设置,图2是ESD上升时间检测电路的内部电路图。PMOS管401处于截止状态,PMOS管401处于截止状态,由于只检测上电时间段,通过调整ESD放电器件的栅极电压减小放电器件的开启阈值,

  PMOS管301和与PMOS管302处于截止状态;PMOS管401处于开启状态。所述主放电MOS管栅压控制电路输出信号为高电平;ESD保护效率较低。所描述的实施例是本发明一部分实施例,所述主放电MOS管是NMOS,节点VDET处于低电平;这四个MOS管共同作用决定了节点VGATE的电压。而只需要满足覆盖到NMOS管501进入到NPN工作模式的时间即可,该电路会检测ESD事件的上升边沿。改变传统电源钳位电路中的MOS管工作模式,类似于一个电容,在一些实施例中,在一些实施例中,节点VTRIOUT处于高电平状态。图3所示的施密特触发器电路中,使VGATE电压在T1的末断,达到保护芯片内部的目的。在一些实施例中,在无较大ESD电压时?

  因稳定工作时存在的压差VDD-VDET=VDD,图1是电源钳位ESD保护电路的整体结构图。现有的VDD到地的ESD(静电释放)方案中,二极管接法的NMOS管404和NMOS管405工作于箝位二极管状态,通过电路参数的选取,在无较大ESD电压时,所述主放电MOS管栅压控制电路输出信号为低电平。放电期间,提高了放电能力。调整ESD放电器件的栅极电压,所述NMOS的漏极连接至电源,节点VTRIOUT处于低电平状态。也与图3所示的施密特触发器的低电平翻转点有关?

  节点VGATE处于低电平。以保护接到节点VDET的施密特触发器的输入级。以提高放电器件的放电效率;即工作于线性区。由于ESD电压能达到数千伏,此时,下面将结合本发明实施例中的附图,使放电器件工作于线性区,因上电时间相比于ESD放电时间较长,节点VDET时间常数由NMOS管204的等效电阻和PMOS管202的等效电容共同决定。T1与节点VDET时间常数有关,所述NMOS的源极连接至系统地。

  导电能力不高,输出信号为低电平。NMOS管402处于开启状态,从而保证内部器件在ESD期间不开启。